`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Module: ClockDivider_25MHz                                                   //
// Author: Zhiyuan Lin                                                          //
// Date: 4/29/2014                                                              //
//////////////////////////////////////////////////////////////////////////////////
module ClockDivider_25MHz(clk, clk_25Mhz);
   input clk;
	output reg clk_25Mhz;
	
	parameter I = 2;  
   reg [I-1:0] count;
	
always @ (posedge clk) 
	begin
       count <= count + 1'b1;
       clk_25Mhz <= count[1];
   end

endmodule
